1. Jurnal [Kembali]
2. Alat dan Bahan [Kembali]
- Suplay (VCC)
- Ground
- Seklar SW-SPDT
- JK Flip-Flop
- LED
- Logic Probe
3. Rangkaian Simulasi [Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Counter Asyncronous disebut juga Ripple Through Counter atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop yang paling ujung(pertama) saja yang sinyal clocknya dikendalikan oleh sinyal generator, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.
Prinsip kerja dari rangkaian di atas yaitu, sinyal generator mengeluarkan output dan masuk ke CLK, saat CLK 2x klik maka output di Q berubah, jika di Q berlogika 1 maka Q' berlogika 0, karena Q berlogika 1 dan terhubung ke LED yang menyebabkan LED berlogika 1 di buktikan dengan LED menyala
Selanjutnya untuk inputan CLK JK flipflop selanjutnya berasal dari Q' sebelumnya, dan untuk prinsip kerjanya sama seperti sebelumnya.
Jika seklar berlogika 0 maka berapa pun pulsa yang di berikan oleh sinyal generator tidak akan mempengaruhi JK flip-flop (aktif ) , sedangkan jika seklar berlogika 1 masa pulsa yang diberikan sinyal generator akan mempengaruhi JK flip-flop (tidak aktif).
5. Video Rangkaian [Kembali]
6. Analisa [Kembali]
1. Analisa output percobaan berdasarkan ic yang digunakan?
Jawab:
Pada percobaan di gunakan JK flip-flop yang mana jika seklar SW-SPDT berlogika 0 maka berapa pun pulsa yang di berikan oleh sinyal generator tidak akan mempengaruhi JK flip-flop (aktif), sedangkan jika seklar SW-SPDT berlogika 1 masa pulsa yang diberikan sinyal generator akan mempengaruhi JK flip-flop (tidak aktif). JK flip-flop termasuk aktif rendah.
2. Analisa sinyal output yang dikeluarkan jk flipflop kedua dan ketiga?
Jawab:
Pada saat inputan untuk pin J dan pin K pada setiap Flip-Flop ialah sama yang mana keseluruhannya berlogika 1 atau kondisi high. Apabila pin J dan K diberikan logika 1, Flip-Flop berada pada kondisi toggle. Untuk output pada Q akan berlawanan apabila pin J dan K diberikan logika 1 dan input clock naik. Output dari logika yang berubah-ubah dan terjadi sacara berkelanjutan akibat input clock pada JK Flip-Flop pertama, akan menjadi input clock pada JK Flip-Flop kedua dan seterusnya. Semakin banyak JK Flip-Flop yang digunkan maka waktu yang dibutuhkan output untuk berubah semakin lama, dimana JK Flip-Flop yang berada pada bagian akhir dari inputan clock akan membutuhkan waktu paling lama untuk ouputnya berubah-ubah.
Pada JK Flip-Flop kedua, input clock yang berasal dari output Q komplemen pada JK Flip-Flop yang pertama. Output dari JK Flip-Flop pertama akan membutuhkan 2 kali clock untuk mengubah outputnya. Saat input clock dari JK Flip-Flop kedua berasal dari output JK Flip-Flop pertama , JK Flip-Flop kedua akan membutuhkan durasi waktu yang lebih lama untuk mengubah outputnya yang membutuhkan 4 kali clock. Pada JK Flip-Flop ketiga, dikarenakan inputan clock berasal dari output JK Flip-Flop kedua, maka output akan membutuhkan lebih lama untuk mengubah outputnya yang mana membutuhkan 8 kali clock. Pada JK Flip-Flop keempat, inputan clocknya berasal dari JK Flip-Flop ketiga, akan mengalami lebih lama untuk mengubah outptunya yang membutuhkan 16 kali clock.
Tidak ada komentar:
Posting Komentar