Contoh soal

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Dioda Zener

2. Rangkaian Simulasi

3. JFET Common-Gate Configuration

4. high frequency response-FET amplifier

5. Comparator Unit Operation

1. Dioda Zener <kembali>

Contoh 2.26

Gambar 2.109

(a) Untuk jaringan dioda Zener dari Gambar 2.109, tentukan V_L, V_R, I_Z, dan P_Z.

(b) Ulangi bagian (a) dengan R_L = 3 k.

Solusi
(a) Mengikuti prosedur yang disarankan jaringan digambar ulang seperti yang ditunjukkan pada Gambar. 2.110. Menerapkan Persamaan. (2.16)

Karena V= 8.73 V kurang dari V_Z= 10 V, dioda dalam keadaan "mati" seperti yang ditunjukkan pada karakteristik Gambar. 2.111. Mengganti setara dengan sirkuit terbuka akan menghasilkan dalam jaringan yang sama seperti pada Gambar. 2.110, di mana kami menemukan itu

(b) Menerapkan Persamaan. (2.16) sekarang akan menghasilkan

Gambar 2.112

Contoh 2.27

Gambar 2.113

(a) Untuk jaringan Gambar 2.113, tentukan kisaran R_L dan I_L yang akan dihasilkan dalam V_RL dipertahankan pada 10 V.

(b) Tentukan peringkat watt maksimum dioda.

Solusi

Gambar 2.114 V_L versus R_L dan I_L untuk regulator Gambar 2.113.

Contoh 2.28

Tentukan kisaran nilai V_i yang akan mempertahankan dioda Zener dari Gambar 2.115 dalam "on" state.

Gambar 2.115 Regulator untuk Contoh 2.28.

Solusi

Gambar 2.116 Plot V_L versus V_i untuk pengatur Gambar 2.115.

2. Combination Network <kembali>

Contoh 6.13

Gambar 6.45

Tentukan tingkat V_D dan V_C untuk jaringan Gambar. 6.45.

Solusi

Dari pengalaman masa lalu kita sekarang menyadari bahwa V_GS biasanya merupakan jumlah yang penting menentukan atau menulis persamaan ketika menganalisis jaringan JFET. Karena V_GS adalah a tingkat di mana solusi langsung tidak jelas, mari kita mengalihkan perhatian kita ke konfigurasi transistor. Konfigurasi pembagi tegangan adalah salah satu tempat perkiraan teknik dapat diterapkan (βR_E= (180 X 1,6 kΩ)= 288 kΩ > 10R₂ 240 kΩ), memungkinkan penentuan V_B menggunakan aturan pembagi tegangan pada sirkuit input.

Pertanyaan tentang bagaimana menentukan V_C tidak begitu jelas. Baik V_CE dan V_DS tidak diketahui jumlah yang mencegah kami membuat tautan antara V_D dan V_C atau dari V_E ke V_D. Pemeriksaan yang lebih hati-hati dari Gambar 6.45 mengungkapkan bahwa V_C terkait dengan V_B oleh V_GS (dengan asumsi V_RG 0 V). Karena kita tahu V_B jika kita dapat menemukan V_GS, V_C bisa ditentukan dari

Pertanyaan kemudian muncul bagaimana menemukan tingkat V_GSQ dari diam nilai I_D. Keduanya terkait oleh persamaan Shockley:

dan V_GSQ dapat ditemukan secara matematis dengan memecahkan V_GSQ dan mengganti numerik nilai-nilai. Namun, mari kita beralih ke pendekatan grafis dan cukup bekerja di urutan terbalik digunakan pada bagian sebelumnya. Karakteristik transfer JFET pertama kali dibuat sketsa seperti yang ditunjukkan pada Gambar. 6.46. Tingkat I_DQ kemudian ditetapkan secara horizontal baris seperti yang ditunjukkan pada gambar yang sama. V_GSQ kemudian ditentukan dengan menjatuhkan garis turun dari titik operasi ke sumbu horizontal, menghasilkan

aa

Tingkat V_C:

Gambar 6.46 Menentukan Q-point untuk jaringan Fig. 6.45

Contoh 6.14

Gambar 6.47 

Tentukan V_D untuk jaringan Gambar 6.47.

Solusi

Dalam hal ini, tidak ada jalur yang jelas untuk menentukan level tegangan atau arus untuk konfigurasi transistor. Namun, beralih ke JFET yang bias sendiri, persamaan untuk V_GS dapat diturunkan dan titik diam yang dihasilkan ditentukan menggunakan grafik teknik. Itu adalah,

menghasilkan garis bias diri yang muncul pada Gambar 6.48 yang membentuk diam menunjuk pada

Untuk transistor

Gambar 6.48 Menentukan Q-point untuk jaringan Fig. 6.47.

3. JFET Common-Gate Configuration <kembali>

Contoh 9.10

Gambar 9.32

Meskipun jaringan Gambar 9.32 awalnya mungkin tidak tampak dari gerbang umum variasi, pemeriksaan dekat akan mengungkapkan bahwa ia memiliki semua karakteristik Gambar. 9.29. Jika V_GSQ= -2.2 V dan I_DQ 2.03 mA:

(a) Tentukan g_m.

(b) Temukan r_d.

(c) Hitung Z_i dengan dan tanpa r_d. Bandingkan hasil.

(d) Temukan Z_o dengan dan tanpa r_d. Bandingkan hasil.

(e) Tentukan V_o dengan dan tanpa r_d. Bandingkan hasil.

Solusi

4. High Frequency Response-FET Amplifier <kembali>

Contoh 11.12

(a) Tentukan frekuensi cutoff tinggi untuk jaringan Gambar 11.52 menggunakan parameter yang sama dengan Contoh 11.10:

(b) Tinjau respons PROBE untuk rentang frekuensi penuh dan catat apakah itu mendukung kesimpulan dari Contoh 11.10 dan perhitungan di atas.

Solusi

Hasil di atas dengan jelas menunjukkan bahwa kapasitansi input dengan kapasitansi efek Miller akan menentukan frekuensi cutoff atas. Ini biasanya terjadi karena nilai C_ds yang lebih kecil dan level resistensi yang ditemui di sirkuit output.

(b) Menggunakan PSpice Windows, skema untuk jaringan akan muncul seperti yang ditunjukkan pada Gbr. 11.55.

Gambar 11.55 Jaringan Gambar 11.52 dengan nilai yang ditetapkan.

5. Comparator Unit Operation <kembali>

1.Manakah gambar komparator inverting ?
 a.

b.

c.

d.

2.Lihat gambar berikut :

Ditanya : Carilah Acl nya ?